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    • 进行漏极开路输出时，vdd如果从低于检测电压，复位ic输出为“l”的状态，降至低于工作极限电压（vopl），输出nmos晶体管将会off，输出的是输出电阻的上拉目标电压。进行cmos输出时也是如此，vdd如果从输出“l”的状态降至低于vopl，nmos晶体管将会off，输出的是vdd附近的电压。如果vdd继续降至低于pmos晶体管的阈值，输出将会变为高阻抗，且变得不稳定。无论是漏极开路输出，还是cmos输出，vdd在0v～vopl附近时，输出会在vdd的拉动下上浮，如果稍许的上浮也会给系统造成问题，建议为输出连接电容器。上述情况会随应用发生变化，使用前请充分确认实际动作。
      • products: voltage detector with fixed delay time